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LS2048ASE711B

Name: NXP LS2048ASE711B
Brand: NXP Semiconductors
SKU: 771-LS2048ASE711B
Price: 427781 CLP
Availability: OutOfStock

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Mouser N.º:

771-LS2048ASE711B

Fabricante N.º:

LS2048ASE711B

Fabricante:

NXP Semiconductors

Descripción:

Microprocesadores - MPU Layerscape 64-bit Arm Cortex-A72, Quad-core, 2.1GHz, 0 to 105C, Security enabled, AIOP

Modelo ECAD:

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Este producto puede necesitar documentación adicional para ser exportado desde los Estados Unidos.

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	$427.781	$8.983.401

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Atributo del producto	Valor de atributo	Seleccionar atributo
Fabricante:	NXP
Categoría de producto:	Microprocesadores - MPU
Restricciones de envío:	Este producto puede necesitar documentación adicional para ser exportado desde los Estados Unidos.
RoHS:
Núcleo:	ARM Cortex A72
Cantidad de núcleos:	4 Core
Ancho de bus de datos:	64 bit
Frecuencia de reloj máxima:	2.1 GHz
Paquete / Cubierta:	FCPBGA-1292
Memoria caché de instrucciones L1:	48 kB
Memoria caché de datos L1:	32 kB
Voltaje de alimentación operativo:	900 mV to 1.05 V
Serie:	LS2048A
Estilo de montaje:	SMD/SMT
Temperatura de trabajo mínima:	0 C
Temperatura de trabajo máxima:	+ 105 C
Empaquetado:	Tray
Marca:	NXP Semiconductors
Tamaño de RAM de datos:	128 kB
Voltaje de entrada / salida:	1.2 V, 1.8 V
Tipo de interfaz:	Ethernet, I2C, PCI-e, Serial, USB
Caché de instrucciones L2 / Memoria de datos:	2 x 1 MB
Tipo de memoria:	DDR4 SDRAM
Sensibles a la humedad:	Yes
Cantidad de temporizadores/contadores:	4 Timer
Serie de procesadores:	QorIQ Layerscape LS2048A
Tipo de producto:	Microprocessors - MPU
Cantidad de empaque de fábrica:	21
Subcategoría:	Microprocessors - MPU
Nombre comercial:	QorIQ
Temporizadores de vigilancia:	Watchdog Timer
Alias de las piezas n.º:	935371384557

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Atributos seleccionados: 0

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CNHTS:: 8542319091
USHTS:: 8542310045
TARIC:: 8542319000
ECCN:: 5A002.a.1

Layerscape Architecture

NXP Layerscape Architecture is the underlying system architecture of the QorIQ® LS series processors. The architecture enables next-generation networks with up to 100Gb/s performance and enhanced packet processing capabilities. Design effort is simplified with a standard, open programming model and a software-aware architecture framework. This design enables customers to fully exploit the underlying hardware for maximum optimization, with the capability to easily adapt to network changes for real-time soft control over the network. A uniform hardware and software model provides the compatibility and scalability required for designing end-to-end networking equipment from home-to carrier-class products. The core-agnostic architecture incorporates the optimum core for the given application: Arm® cores or Power Architecture® cores.